Cos'è UCIe? Architettura UCIe 3.0, Larghezza di banda e Confronto PCIe/CXL
2026-07-29 237

I sistemi chiplet hanno bisogno di più di una connessione veloce perché larghezza di banda, latenza, design del pacchetto, potenza e compatibilità influenzano tutti il funzionamento del link. Questo articolo mostra come calcolare la larghezza di banda UCIe, confrontare le opzioni di confezionamento, comprendere la struttura del protocollo e del PHY e scegliere un'implementazione adeguata. Spiega anche le versioni UCIe, come UCIe si differenzia da PCIe e CXL e dove viene utilizzato in AI, processori, memoria, networking e altri sistemi. Imparerai anche come testare un link UCIe, trovare problemi comuni e decidere se si adatta al tuo design.

Catalogo

Cos'è UCIe?

Universal Chiplet Interconnect Express, o UCIe, è uno standard industriale aperto per connettere chiplet all'interno di un pacchetto semiconduttore. Un chiplet è un die funzionale più piccolo che può fornire elaborazione, memoria, grafica, networking, sicurezza, I/O o accelerazione.

UCIe fornisce a questi die separati un'interfaccia comune die-to-die in modo che possano comunicare come parti di un unico sistema. Può trasportare PCI Express, Compute Express Link e protocolli di streaming tra chiplet, inclusi die prodotti da fornitori diversi o con tecnologie di processo diverse.

Perché i design chiplet hanno bisogno di UCIe?

Figura 2. Vantaggi del Design Chiplet

I chip monolitici grandi diventano più difficili e più costosi da fabbricare man mano che aumentano le dimensioni del die e il numero di transistor. Un die più grande utilizza più area di wafer e ha una maggiore probabilità di contenere un difetto, il che può ridurre la resa e aumentare il costo di ciascun dispositivo utilizzabile.

I chiplet dividono un grande design in die più piccoli. I core di elaborazione possono utilizzare un nodo di processo avanzato, mentre funzioni analogiche, I/O, sicurezza, controllo e altre funzioni utilizzano nodi maturi e meno costosi. I chiplet collaudati possono anche essere riutilizzati in diversi prodotti, riducendo la necessità di ridisegnare l'intero processore ogni volta.

La sfida restante è la comunicazione. I link die-to-die proprietari possono limitare la compatibilità tra chiplet di diversi team o fornitori. UCIe fornisce un'interfaccia comune per connettere die CPU, GPU, memoria, I/O, networking e acceleratori all'interno di un unico pacchetto.

Come funziona UCIe?

Figura 3. Inizializzazione del Link UCIe, Addestramento, Trasferimento Dati e Recupero Errori

UCIe crea una connessione ad alta velocità tra due chiplet. Quando il sistema si accende, il link si inizializza e ogni lato riporta i tassi di dati supportati, le configurazioni delle corsie, i protocolli e le funzionalità operative. Il link seleziona quindi le impostazioni supportate da entrambi i chiplet.

I canali sono addestrati affinché il ricevitore possa riconoscere i segnali in arrivo e recuperare i dati trasmessi. Una volta completato l'addestramento, il PCIe, il CXL o il traffico di streaming possono attraversare la connessione del pacchetto.

Durante il funzionamento, il collegamento verifica l'integrità dei dati, gestisce gli errori e può ridurre la potenza quando il traffico è inattivo.

Versioni UCIe da 1.0 a 3.0

L'UCIe ha quattro rilasci di specifica: UCIe 1.0, 1.1, 2.0 e 3.0. Ogni versione aggiunge nuove capacità mantenendo l'interoperabilità con i rilasci precedenti.

Versione	Rilascio	Massima velocità dati planari	Principali aggiunte	Supporto imballaggio
UCIe 1.0	2022	Fino a 32 GT/s, a seconda della modalità del pacchetto	Introdotto il PHY, l'adattatore, PCIe, i protocolli CXL, di streaming, il modello software e il framework di conformità	Pacchetti standard e avanzati 2D o 2.5D
UCIe 1.1	Agosto 2023	Fino a 32 GT/s	Streaming migliorato, replay, supporto multi-protocollo, monitoraggio della salute, riparazione del link e testing di conformità	Mappe di bump riviste per pacchetti a costo inferiore
UCIe 2.0	Agosto 2024	Fino a 32 GT/s	Aggiunta dell'architettura UCIe DFx per test, telemetria, gestione e debug	Aggiunto UCIe-3D per connessioni a passo fine e legami ibridi
UCIe 3.0	5 agosto 2025	48 e 64 GT/s	Aggiunta della ricalibrazione in tempo reale, miglioramento del controllo a basso consumo, maggiore portata del sideband, download anticipato del firmware, throttling più veloce e segnalazione di emergenza	Supporto a maggiori velocità per UCIe-S e UCIe-A

I chiplet basati su diverse versioni UCIe possono comunicare, ma il link opera solo alle velocità di dati e alle funzionalità supportate da entrambi i dispositivi. Gli ingegneri devono anche confermare che il PHY selezionato, il nodo di processo, la tecnologia di imballaggio e gli strumenti di verifica supportano la versione UCIe richiesta.

Architettura UCIe e strati di protocollo

Figura 4. Protocollo UCIe, Adattatore, FDI, RDI e Architettura PHY

L'UCIe separa la gestione del protocollo, la gestione del link e il segnalamento elettrico in tre strati principali: lo strato del protocollo, lo strato dell'adattatore die-to-die e lo strato fisico.

Strato del protocollo

Lo strato del protocollo gestisce il traffico scambiato tra i chiplet. Questo può includere transazioni PCIe, traffico di memoria e coerenza CXL, o dati di streaming da un altro protocollo supportato.

L'UCIe non sostituisce PCIe o CXL. Offre la connessione a livello di pacchetto utilizzata per trasportare il loro traffico tra i die.

Strato dell'adattatore die-to-die

L'adattatore die-to-die si trova tra gli strati del protocollo e fisico. Prepara i dati del protocollo per la trasmissione e gestisce il collegamento.

Le sue funzioni possono includere negoziazione del protocollo, incapsulamento dei dati, controllo del flusso, generazione e verifica del CRC, gestione dei tentativi, segnalazione degli errori, controllo dello stato del link e gestione dello stato di alimentazione. Le funzioni esatte dipendono dalla modalità del protocollo selezionato e dalla versione UCIe.

Strato fisico

Lo strato fisico invia e riceve i segnali elettrici che attraversano il pacchetto. Include trasmettitori, ricevitori, circuiti di clock, logica del canale, funzioni di calibrazione e connessioni rivolte al pacchetto.

Il canale principale trasporta dati ad alta velocità. Il canale di lato trasporta informazioni di controllo, inizializzazione, addestramento, gestione e stato.

Canali e moduli

Un collegamento UCIe contiene più canali raggruppati in moduli. Aumentare il numero di canali attivi aumenta la larghezza di banda totale ma richiede anche un'area maggiore ai bordi del die, bump, instradamento, clocking e potenza del PHY.

FDI e RDI

L'interfaccia Flit-Aware Die-to-Die, o FDI, collega il blocco del protocollo all'adattatore. L'interfaccia Raw Die-to-Die, o RDI, collega l'adattatore al PHY.

Queste interfacce definite consentono lo sviluppo separato dei blocchi di protocollo, controller e PHY mantenendo una connessione comune tra di essi.

UCIe-S vs UCIe-A vs UCIe-3D

Figura 5. Strutture del pacchetto UCIe-S vs UCIe-A vs UCIe-3D

L'UCIe supporta tre configurazioni di pacchetto: UCIe-S per pacchetti standard, UCIe-A per pacchetti avanzati e UCIe-3D per dies impilati verticalmente. L'opzione corretta dipende dalla larghezza di banda richiesta, dall'area disponibile del die, dal processo di fabbricazione, dai limiti termici e dal budget per il pacchetto.

Punto di confronto	UCIe-S	UCIe-A	UCIe-3D
Tipo di pacchetto	Pacchetto standard	Pacchetto avanzato	Pacchetto impilato tridimensionale
Disposizione dei die	Dies posizionati affiancati su un substrato organico	Dies posizionati affiancati utilizzando un interposer, un ponte o uno strato di ridistribuzione fine	Die impilati verticalmente
Lunghezza del canale approssimativa	Fino a circa 25 mm	Fino a circa 2 mm	Dipende dallo stack di die e dalla struttura di collegamento
Densità di connessione	Inferiore	Superiore	Densità potenziale più alta
Obiettivo di energia di collegamento	Circa 0.5 a 1 pJ/bit	Circa 0.25 a 0.5 pJ/bit	Potenzialmente inferiore a causa di connessioni verticali molto corte
Costo relativo del pacchetto	Inferiore	Superiore	Di solito più alto
Difficoltà di routing	Moderata	Alta	Molto alta
Difficoltà termica	Moderata	Superiore	Massima poiché i die impilati rendono più difficile la rimozione del calore
Difficoltà di test e assemblaggio	Inferiore	Superiore	Massima
Più adatto a	Sistemi chiplet a larghezza di banda moderata e sensibili al costo	Collegamenti die-to-die brevi, larghi e ad alta larghezza di banda	Collegamenti verticali densi o progetti con spazio limitato sui bordi dei die

UCIe-S

UCIe-S si adatta alla produzione di substrati organici standard e ai processi di assemblaggio consolidati. Il piano di base PHY, i percorsi di ritorno, la fornitura di energia, il routing di fuga del bump e i materiali del substrato devono ancora essere coordinati con attenzione per mantenere la qualità del segnale.

UCIe-A

UCIe-A richiede una pianificazione attenta tra i chiplet, il PHY, il pacchetto e la rete di alimentazione. Le mappe dei bump, il routing dei ponti o degli interposer, i percorsi dell'orologio, la tolleranza di allineamento e i limiti di assemblaggio dovrebbero essere controllati tempestivamente utilizzando la struttura di pacchetto prevista.

UCIe-3D

UCIe-3D richiede un posizionamento attento delle funzioni ad alta potenza, dei sensori termici, dei percorsi di alimentazione e delle reti di clock attraverso i die impilati. I test dovrebbero essere pianificati anche prima dell'assemblaggio tramite screening di die funzionanti, auto-test incorporati, isolamento di difetti e funzionalità di riparazione.

La lunghezza del canale e i valori di energia nella tabella sono obiettivi di riferimento. I risultati effettivi dipendono dal PHY, dalla velocità della corsia, dal nodo di processo, dalla distanza dei bump, dai materiali del pacchetto, dal routing, dalla tensione e dalla temperatura.

Prestazioni UCIe

Le prestazioni UCIe dipendono dalla velocità della corsia, dal numero totale di corsie attive, dal design del PHY, dal canale del pacchetto e dal protocollo trasportato. UCIe 3.0 supporta velocità di dati planar di 48 e 64 GT/s per UCIe-S e UCIe-A. Questi valori sono tassi di segnalazione grezzi per ciascuna corsia, non la larghezza di banda finale disponibile per i dati dell'applicazione.

Velocità di dati e larghezza di banda utilizzabile

La larghezza di banda teorica grezza in una direzione può essere calcolata come:

Larghezza di banda teorica grezza per direzione = Velocità della corsia × Numero totale di corsie attive ÷ 8

Il numero totale di corsie attive include tutte le corsie attive in ogni modulo utilizzato dal collegamento:

Corsie attive totali = Corsie attive per modulo × Numero di moduli attivi

Ad esempio, due moduli attivi con 16 corsie per modulo forniscono:

Corsie attive totali = 16 × 2 = 32 corsie

La formula per la larghezza di banda assume un bit trasmesso per trasferimento. Non tiene conto delle intestazioni del protocollo, del framing, del CRC, dei ritardi, del controllo del flusso o dei periodi di inattività. Dividendo per otto si converte i gigabit per secondo in gigabyte per secondo.

Per un modulo attivo a 16 corsie:

• A 64 GT/s: 64 × 16 ÷ 8 = 128 GB/s larghezza di banda teorica grezza per direzione

• A 48 GT/s: 48 × 16 ÷ 8 = 96 GB/s larghezza di banda teorica grezza per direzione

La larghezza di banda effettiva del payload è inferiore perché parte della capacità di collegamento è utilizzata per la gestione del protocollo, il framing, il CRC, i ritardi, il controllo del flusso e i periodi di inattività.

Larghezza di banda del payload = Larghezza di banda teorica grezza × Efficienza del payload

Un risultato di larghezza di banda del payload riportato dovrebbe indicare la versione UCIe, il protocollo, il numero totale di corsie, il numero di moduli, la direzione del traffico, la dimensione del pacchetto, il tasso di ritardo, il tempo di inattività e le condizioni di prova.

Esempio pratico: Scelta della velocità della corsia

Supponiamo che un chiplet richieda 80 GB/s di larghezza di banda del payload e che l'efficienza del payload prevista sia dell'80%.

L'efficienza del payload dell'80% utilizzata in questo esempio è un'assunzione di design illustrativa, non un valore fisso di efficienza UCIe. L'efficienza effettiva dipende dal protocollo, dalla dimensione del pacchetto, dal framing, dal CRC, dai ritardi, dal controllo del flusso, dai periodi di inattività e dal modello di traffico.

Larghezza di banda teorica grezza richiesta = 80 GB/s ÷ 0.80 = 100 GB/s

Configurazione del collegamento	Larghezza di banda grezza teorica per direzione	Payload all'80% di efficienza	Risultato
16 corsie attive totali a 48 GT/s	96 GB/s	76.8 GB/s	Non sufficiente
16 corsie attive totali a 64 GT/s	128 GB/s	102.4 GB/s	Raggiunge l'obiettivo

Un collegamento con 16 corsie attive totali che operano a 64 GT/s soddisfa il requisito di payload di 80 GB/s e fornisce un margine di banda aggiuntivo. Tuttavia, il PHY, il controller, il nodo di processo e il pacchetto devono tutti supportare il tasso selezionato. Il canale del pacchetto deve anche mantenere una qualità del segnale sufficiente a 64 GT/s.

Fattore di prestazione	Effetto principale
Velocità della corsia	Tassi più elevati aumentano la banda ma richiedono una migliore qualità del segnale
Corsie attive totali	Più corsie aumentano la banda, il potere del PHY, il routing, l'uso di bump e l'area del die-edge
Numero di moduli	Più moduli aumentano il numero totale di corsie e la banda disponibile
Efficienza del payload	Determina quanta banda grezza è disponibile per i dati dell'applicazione
Latenza	Dipende dal protocollo, dall'adattatore, dal PHY, dai buffer, dagli orologi e dai retry
Densità di banda	Indica quanta banda può essere fornita lungo il bordo del die
Energetica per bit	Influisce sul consumo di energia del collegamento e sulla temperatura del pacchetto
Canale del pacchetto	Influisce sulle perdite, sui riflessi, sul crosstalk e sul margine di segnale

Latenza

La latenza UCIe include il ritardo attraverso il livello del protocollo, l'adattatore die-to-die, il PHY, i buffer, i passaggi degli orologi e il canale del pacchetto. I retry aggiungono ulteriore ritardo quando i dati corrotti devono essere trasmessi nuovamente.

Connessioni brevi del pacchetto riducono il ritardo di propagazione e la perdita di segnale. Tuttavia, il buffering, l'allineamento degli orologi, l'elaborazione del protocollo e i percorsi dei dati interni possono comunque aggiungere latenza misurabile. I risultati dei test dovrebbero chiaramente indicare dove inizia e finisce la misurazione della latenza poiché la latenza da PHY a PHY è diversa dalla latenza a livello di applicazione completo.

UCIe vs PCIe e CXL

UCIe, PCIe e CXL servono scopi diversi. UCIe collega chiplet all'interno di un pacchetto, PCIe collega processori a dispositivi I/O e CXL supporta comunicazioni coerenti tra processori, acceleratori e memoria. UCIe può trasportare traffico PCIe e CXL tra die.

Punto di confronto	UCIe	PCIe	CXL
Scopo principale	Collegamento chiplet da die a die	I/O da processore a dispositivo	Collegamento coerente tra processore, acceleratore e memoria
Posizione tipica	All'interno di un pacchetto semiconduttore	Schede, schede, connettori e cavi	Collegamenti di dispositivi esterni o collegamenti chiplet su UCIe
Collegamento fisico	Tracce del pacchetto, ponti, interpositori o legami verticali	Corsie di scheda seriali ad alta velocità	Utilizza il segnale PCIe esternamente e può utilizzare UCIe internamente
Coerenza	Non fornisce coerenza da solo	Il PCIe standard non è cache coerente	Supporta coerenza della memoria e della cache
Usi comuni	Chiplet di CPU, GPU, memoria, I/O e acceleratori	SSD, GPU e adattatori di rete	Espansione della memoria, pooling e acceleratori

Utilizzare PCIe per dispositivi I/O standard, CXL quando è necessaria l'accessibilità coerente della memoria o della cache, e UCIe quando queste funzioni sono suddivise tra chiplet all'interno di un pacchetto.

UCIe vs BoW

UCIe e Bunch of Wires, o BoW, sono entrambi standard di interconnessione da die a die. UCIe fornisce un'architettura più ampia con supporto del protocollo definito, gestione dei collegamenti, funzioni software e test di conformità. BoW si concentra di più sull'interfaccia elettrica da die a die e offre ai progettisti una maggiore flessibilità nei livelli superiori del protocollo.

Punto di confronto	UCIe	BoW
Ambito	PHY, adattatore, protocolli, gestione e conformità	Principalmente interfacce elettriche e di collegamento da die a die
Supporto del protocollo	PCIe, CXL e streaming	Protocolli standard o proprietari
Forza principale	Interoperabilità tra più fornitori	Implementazione flessibile e personalizzabile
Più adatto a	Piattaforme standardizzate di chiplet	Progetti di chiplet personalizzati e SoC disaggregati

UCIe è solitamente la scelta migliore quando sono richiesti protocolli standardizzati e compatibilità tra più fornitori. BoW può adattarsi ai progetti che necessitano di un maggiore controllo sul collegamento e sull'architettura dei livelli superiori.

Applicazioni comuni di UCIe

Figura 6. Applicazioni comuni di UCIe

UCIe è utilizzato in sistemi che dividono le funzioni di elaborazione, memoria, networking e I/O su più die.

Gruppo di applicazioni	Principale esigenza di design	Come UCIe aiuta
AI, GPU e HPC	Elevato spostamento dei dati tra calcolo, cache, memoria e I/O	Collega chiplet correlati al calcolo e alla memoria attraverso collegamenti brevi e larghi nel pacchetto
CPU e processori di data center	Progettazioni di processori modulari con funzioni separate di calcolo, controllo e I/O	Collega chiplet di processore, cache, controller di memoria, sicurezza e I/O
Sistemi di memoria	Maggiore larghezza di banda o capacità di quanto può fornire un die	Collega die di calcolo a chiplet di cache, controller di memoria o di espansione della memoria
Rete e telecomunicazioni	Separa l'elaborazione digitale da SerDes, temporizzazione e funzioni di interfaccia	Collega die di elaborazione pacchetti, rete, sicurezza e I/O ad alta velocità
Automotive e calcolo edge	Combina elaborazione specializzata all'interno dei limiti di potenza e pacchetto	Collega die di calcolo, grafica, elaborazione di sensori, rete, memoria e I/O
I/O ottico	Riduci la perdita e la potenza delle lunghe connessioni elettriche	Collega un die di processore o switch a un chiplet di I/O ottico separato

Come selezionare un'implementazione UCIe

Un'implementazione UCIe include il controller, PHY e gli strumenti di verifica necessari per il collegamento dei chiplet. Questi devono supportare la stessa versione UCIe, protocollo, pacchetto, nodo di processo, obiettivo di prestazioni e condizioni operative.

Passo 1: Confermare la versione UCIe

Controlla che entrambi i chiplet supportino la versione UCIe richiesta. Se vengono utilizzate versioni diverse, il collegamento può utilizzare solo le velocità e le funzionalità supportate da entrambe le parti.

Passo 2: Calcolare la larghezza di banda richiesta

Conferma che il tasso della corsia, il numero di corsie e il numero di moduli possano fornire la larghezza di banda del payload richiesta. Lascia un margine sufficiente per l'overhead del protocollo, i ripetizioni e i cambiamenti nel traffico.

Passo 3: Abbinare il tipo di pacchetto

Assicurati che il PHY supporti il pacchetto selezionato, sia esso UCIe-S, UCIe-A o UCIe-3D. Il pacchetto deve inoltre soddisfare i requisiti di routing, lunghezza del canale, passo di bump e limiti di qualità del segnale.

Passo 4: Controllare il supporto del nodo di processo

Conferma il supporto per la fonderia selezionata, il nodo di processo, l'opzione di tensione, lo stack metallico, la gamma di temperature e la qualificazione richiesta.

Passo 5: Controllare il supporto del protocollo

Verifica il supporto per PCIe, CXL, streaming o qualsiasi mappatura del protocollo personalizzata utilizzata dai chiplet. Conferma anche che le interfacce SoC richieste siano disponibili.

Passo 6: Rivedere potenza, latenza e area

Controlla la potenza attiva e inattiva, la latenza end-to-end, l'area PHY e l'area del controller. Questi valori devono rientrare nei limiti di potenza, termici e area del die del pacchetto.

Passo 7: Controllare le funzionalità di test e riparazione

Cerca loopback, iniezione di errore, contatori CRC, riparazione della corsia, funzioni diagnostiche e altre funzionalità necessarie per l'avvio e il test dei guasti.

Passo 8: Confermare il supporto per la verifica

Assicurati che gli strumenti di verifica coprano controlli di protocollo, test di conformità, interfacce FDI e RDI, casi di errore e operazione di collegamento completo.

Passo 9: Rivedere supporto e ciclo di vita

Controlla documentazione, modelli, necessità firmware, supporto tecnico, piani di manutenzione e roadmap del prodotto. Il supporto a lungo termine è importante per progetti con lunga vita produttiva.

Passo 10: Controllare l'interoperabilità

Due chiplet possono supportare la stessa versione UCIe e non funzionare ancora insieme. Richiedi risultati di interoperabilità utilizzando il controller, PHY, tasso di dati, numero di corsie, pacchetto, protocollo, nodo di processo e funzionalità di recupero pianificati.

Test e risoluzione dei problemi UCIe

Un collegamento UCIe dovrebbe essere testato prima del tape-out, durante la progettazione del pacchetto, dopo l'assemblaggio e durante l'avvio del sistema.

Fasi principali del test

Fase di test	Controlli principali
Verifica pre-silicon	Reset, addestramento, protocolli, stati di potenza, CRC, ripetizioni, errori e riparazione della corsia
Simulazione del canale del pacchetto	Perdita, riflessi, crosstalk, skew, variazioni di impedenza e margine dell'occhio
Conformità del PHY	Temporizzazione del trasmettitore, jitter, margine del ricevitore, BER, skew della corsia e temporizzazione a bassa potenza
Test del protocollo	Ordine dei dati corretto, rilevamento CRC, ripetizioni, controllo del flusso e riparazione della corsia
Test di interoperabilità	Funzionamento dell'esatto controller, PHY, pacchetto, tasso, numero di corsie e combinazione di protocolli

Test di interoperabilità multi-vendor

Collega il controller e il PHY pianificati attraverso il design del pacchetto di produzione. Testa ogni tasso e larghezza di corsia supportati, quindi verifica inizializzazione, addestramento, trasferimento dati, cambiamenti di stato di potenza, CRC, ripetizioni, riparazione della corsia e segnalazione degli errori.

Ripeti i test su tensione e temperatura. Registra il tasso negoziato, le corsie attive, BER, ripetizioni, larghezza di banda, latenza e eventuali casi di recupero falliti.

Problemi comuni di UCIe

Problema	Controlli principali	Possibile soluzione
Il collegamento non si inizializza	Ripristinare, orologio, alimentazione sequenza, banda laterale e impostazioni di capacità	Corretto tempismo, alimentazione, clock, firmware o configurazione
Collegamenti si allenano a una tariffa inferiore	Tariffa negoziata, larghezza del lane, BER, margine dell'occhio, perdita e crosstalk	Migliorare il routing, correggere le impostazioni o utilizzare una tariffa inferiore supportata
Alto BER	Jitter, skew, riflessioni, perdita di canale e rumore di alimentazione	Migliorare l'impedenza, routing, spaziatura, filtraggio o regolazione PHY
Larghezza di banda bassa	Lanes attivi, tassa di collegamento, ritentativi, controllo del flusso e interfacce interne	Ripristinare i lane, rimuovere errori, aumentare i buffer o allargare il percorso interno
Latenza eccessiva	Buffer, attraversamenti di clock, ritentativi, congestione e stati di alimentazione	Ridurre il buffering, correggere errori o regolare la politica di alimentazione
Errore di compatibilità	Versioni di protocollo, mapping, impostazioni FDI/RDI, firmware e funzionalità opzionali	Allineare le impostazioni o utilizzare una combinazione IP testata

I rapporti di test devono indicare la versione UCIe, le revisioni IP, il pacchetto, la velocità di dati, il conteggio dei lane, la tensione, la temperatura, il protocollo, il modello di traffico, la durata e il limite di superamento o fallimento.

UCIe è giusto per il tuo design?

UCIe è adatto quando diversi chiplet necessitano di comunicazione ad alta larghezza di banda all'interno di un pacchetto. È meno adatto per design semplici, a bassa larghezza di banda o altamente sensibili ai costi.

Usa UCIe quando	Considera un'altra interfaccia quando
Diversi chiplet scambiano grandi quantità di dati	Il design si adatta effettivamente su un singolo die
È richiesta un'alta larghezza di banda a livello di pacchetto	Il link trasporta solo dati di controllo a bassa velocità
Chiplet riutilizzabili fanno parte del piano di prodotto	Il costo del pacchetto deve rimanere molto basso
Funzioni diverse necessitano di nodi di processo diversi	Un semplice link parallelo o proprietario è sufficiente
PCIe, CXL o traffico di streaming devono muoversi tra i die	L'IP UCIe adatto non è disponibile
È necessario supporto multi-fornitore	Test del pacchetto e interoperabilità non possono essere supportati

UCIe è una buona scelta quando la sua larghezza di banda, il riutilizzo dei chiplet e la flessibilità del processo giustificano il lavoro aggiuntivo di imballaggio, test e verifica.