CoWoS Packaging Explained: CoWoS-S vs. CoWoS-R vs. CoWoS-L, HBM, Manufacturing, and AI Chips
2026-08-03 317

CoWoS, o Chip-on-Wafer-on-Substrate, collega chip logici, chiplet e memoria ad alta larghezza di banda all'interno di un grande pacchetto. Fornisce connessioni brevi e dense che supportano un veloce trasferimento di dati tra elaborazione e memoria. CoWoS-S utilizza un grande interposer in silicio per un instradamento denso su un'ampia area. CoWoS-R sostituisce l'interposer in silicio completo con RDL multilayer, mentre CoWoS-L combina l'instradamento RDL con piccoli interconnettori in silicio solo dove sono richieste connessioni molto fini. Ogni versione offre un diverso equilibrio di densità di instradamento, dimensioni del pacchetto, uso del silicio, costi e complessità di produzione.

Catalogo

Cos'è il packaging CoWoS e come funziona?

CoWoS, o Chip-on-Wafer-on-Substrate, è una tecnologia di packaging avanzata che colloca uno o più chip logici e stack di memoria ad alta larghezza di banda (HBM) vicini all'interno dello stesso pacchetto. È ampiamente utilizzata per acceleratori AI, processori di calcolo ad alte prestazioni, chip di rete e altri sistemi che richiedono un'alta larghezza di banda di memoria e una rapida comunicazione die-to-die.

Invece di inviare segnali tra pacchetti separati attraverso lunghe tracce PCB, CoWoS utilizza un interposer in silicio, un interposer a strati di ridistribuzione o un interconnettore in silicio locale per creare connessioni elettriche dense tra il chip logico e l'HBM. Queste connessioni più brevi supportano interfacce di memoria più ampie, una latenza di comunicazione più bassa e un consumo di potenza degli interconnettori ridotto.

La struttura di interconnessione si collega verso il basso al substrato del pacchetto. Il substrato distribuisce potenza e massa, trasporta segnali di input e output esterni e collega il completo assemblaggio CoWoS al PCB del sistema.

Il percorso dati principale da processore a memoria è:

HBM ↔ interposer, RDL, o LSI ↔ chip logico

La connessione pacchetto-sistema segue un percorso separato:

Struttura del chip logico e interconnessione → substrato del pacchetto → PCB

Come sono collegati i chip logici, HBM e il substrato del pacchetto

Il chip logico esegue il lavoro computazionale principale, mentre gli stack HBM forniscono memoria ad alta capacità attraverso migliaia di connessioni di segnale ravvicinate. A seconda dell'architettura CoWoS, la comunicazione tra di essi è instradata attraverso un interposer in silicio completo, un grande interposer RDL o interconnettori in silicio locali posizionati solo dove è richiesto un instradamento molto denso.

Il substrato del pacchetto collega il pacchetto CoWoS al PCB e trasporta potenza, massa, segnali di controllo e I/O esterni.

Pacchetto Elemento	Funzione principale	Principale utilizzo del CoWoS
Chip logico	Esegue elaborazione AI, HPC, networking o elaborazione generale	Tutte le architetture CoWoS
Stack HBM	Fornisce memoria ad alta capacità e ad alta larghezza di banda vicino al processore	Pacchetti AI e HPC
Interposer in silicio	Fornisce instradamento denso su una vasta area attiva	Principalmente CoWoS-S
Interposer RDL	Fornisce instradamento di segnale e potenza su area più ampia senza un interposer in silicio completo	CoWoS-R e CoWoS-L
Interconnessione in silicio locale	Fornisce instradamento a livello di silicio alle interfacce dense selezionate	CoWoS-L
Sottostrato del pacchetto	Collega l'assemblaggio CoWoS alla potenza di sistema, terra, I/O e alla PCB	Tutte le architetture CoWoS

Perché CoWoS è usato per AI, HPC e HBM?

Figura 2. Processore AI con più stack HBM

Gli acceleratori AI e i processori HPC devono muovere grandi quantità di dati tra i die di calcolo e la memoria. L'HBM fornisce questa larghezza di banda attraverso un'interfaccia molto ampia, ma richiede migliaia di connessioni ravvicinate. CoWoS posiziona gli stack HBM accanto al die logico e utilizza instradamenti a livello di pacchetto densi per mantenere queste connessioni corte.

Questo arrangemento aiuta a ridurre il ritardo del segnale, la perdita di potenza nelle interconnessioni e la difficoltà di instradamento che si verificherebbe se il processore e la memoria fossero posizionati in pacchetti separati. Permette anche a diversi stack HBM di operare in parallelo, dando al processore una larghezza di banda di memoria molto superiore rispetto alle connessioni di memoria esterne convenzionali.

CoWoS è anche utile quando un progetto include grandi die logici, molteplici chiplet, o diversi stack HBM. Un pacchetto convenzionale potrebbe non fornire sufficiente densità di instradamento o area utilizzabile per questi componenti. CoWoS crea una piattaforma di integrazione più ampia mantenendo connessioni a passo fine tra i die.

Nei sistemi pratici, CoWoS è selezionato quando un processore richiede una larghezza di banda di memoria molto elevata, diversi stack HBM vicini al die di calcolo, connessioni corte e ampie tra die, supporto per grandi die o molteplici chiplet e minore perdita di potenza nelle interconnessioni rispetto all'instradamento pacchetto-pacchetto.

Il principale vantaggio non è semplicemente posizionare più chip in un solo pacchetto. CoWoS fornisce la struttura di interconnessione densa necessaria per mantenere i potenti processori AI e HPC continuamente forniti di dati.

CoWoS-S vs. CoWoS-R vs. CoWoS-L

Figura 3. CoWoS-S vs CoWoS-R vs CoWoS-L

CoWoS-S, CoWoS-R e CoWoS-L utilizzano diverse strutture di interconnessione per collegare i die logici, gli stack HBM e il sottostrato del pacchetto. La principale differenza è quanto silicio viene utilizzato e dove è posizionata la densità di instradamento più alta.

Fattore di confronto	CoWoS-S	CoWoS-R	CoWoS-L
Struttura principale di interconnessione	Grandi interposer in silicio	Interposer RDL multistrato	Interposer RDL con ponti in silicio localizzati
Densità di instradamento	Molto alta su una vasta area attiva	Inferiore a quella del silicio ma adatta per instradamenti a livello di pacchetto più ampi	Molto alta alle interfacce selezionate
Uso del silicio	Usa un'ampia area di silicio sotto i die attivi	Non richiede un interposer in silicio completo	Usa il silicio solo dove è necessario un instradamento a passo fine
Uso di TSV	I TSV forniscono connessioni verticali attraverso l'interposer in silicio	Non dipende da un grande interposer basato su TSV	Usa l'instradamento RDL con strutture di interconnessione in silicio localizzate
Scalabilità del pacchetto	Limitata dalla complessità di fabbricazione, dalla dimensione e dalla resa dell'interposer grande	Supporta aree di pacchetto più ampie basate su RDL	Supporta pacchetti grandi mantenendo interfacce locali dense
Comportamento meccanico	Struttura in silicio più rigida, che richiede un attento controllo di tensione e deformazione	Struttura in polimero-RDL più conforme	Combina la conformità RDL con regioni in silicio localizzate
Principale vantaggio	Fornisce una vasta densità di instradamento a livello di silicio	Fornisce instradamento su grande area con meno silicio	Bilancia la grande dimensione del pacchetto con alta densità di instradamento locale
Principale limitazione	Costo più elevato, area di silicio, complessità di fabbricazione ed elevato rischio di resa	Densità di instradamento inferiore rispetto agli interposer di silicio	Integrazione più complessa di RDL e interconnessioni in silicio locali
Migliore adattamento	Instradamento denso da logica a HBM su una vasta area del pacchetto	Grandi pacchetti in cui la densità di instradamento RDL è sufficiente	Grandi pacchetti AI e HPC che richiedono un instradamento denso solo in interfacce selezionate

CoWoS-S

CoWoS-S utilizza un interpositore in silicio sotto i die logici e gli stack HBM. Strati metallici fini nell'interpositore forniscono collegamenti orizzontali tra i die.

I TSV passano verticalmente attraverso l'interpositore in silicio e collegano l'instradamento della parte superiore ai bump sottostanti. Questi percorsi verticali trasportano alimentazione, massa e segnali esterni verso il substrato del pacchetto.

Poiché l'interpositore è realizzato in silicio, può supportare un cablaggio più fine rispetto a una struttura RDL basata su polimeri. La principale sfida è che un grande interpositore richiede una maggiore area in silicio ed espone una superficie più ampia a difetti di fabbricazione. Le dimensioni dell'interpositore possono quindi influenzare costi, resa e deformazione del pacchetto.

CoWoS-R

CoWoS-R sostituisce l'interpositore in silicio completo con una struttura RDL multilayer. Tracce di rame sono modellate tra strati dielettrici in polimero per trasportare segnali, alimentazione e massa attraverso il pacchetto.

L'instradamento RDL non richiede TSV attraverso una grande piastra di silicio. Le connessioni verticali sono formate attraverso fori tra gli strati RDL e attraverso connessioni a bump ai die e al substrato del pacchetto.

Questa struttura consente all'area di interconnessione di espandersi senza dover fabbricare un interpositore in silicio molto grande. Tuttavia, la larghezza delle linee RDL, il distanziamento e le dimensioni dei fori sono generalmente più grandi di quelli disponibili in silicio, quindi non può fornire la stessa densità di instradamento nelle interfacce più esigenti.

CoWoS-L

CoWoS-L combina un ampio instradamento RDL con interconnessioni silicio locali, o LSI. Gli strati RDL gestiscono le connessioni attraverso il pacchetto più grande, mentre piccole regioni in silicio sono collocate vicino a interfacce che necessitano di cablaggio più fine.

Un LSI funziona come un ponte in silicio localizzato piuttosto che come un interpositore completo. Collega die vicini attraverso tracce metalliche corte e a passo fine. Questo lo rende utile per interfacce dense logico-HBM o die-a-die senza posizionare uno strato di silicio grande sotto l'assemblaggio completo.

Le strutture RDL e LSI devono essere allineate e collegate con precisione durante la fabbricazione. Questo crea fasi di integrazione aggiuntive rispetto all'uso solo di un interpositore in silicio o solo di RDL.

La selezione dipende dal numero di HBM, dalla posizione dei die, dal passo delle interfacce, dall'area del pacchetto, dalla fornitura di potenza, dal raffreddamento, dalla deformazione, dai costi e dalla resa di fabbricazione.

CoWoS-S è adatto per progetti che necessitano di un instradamento in silicio denso su un'ampia area. CoWoS-R è più adatto quando un grande pacchetto può funzionare con una densità di instradamento a livello RDL. CoWoS-L è utilizzato quando la maggior parte del pacchetto può fare affidamento su RDL, ma interfacce selezionate richiedono ancora connessioni a livello silicio più fini.

Come viene fabbricato il pacchetto CoWoS

Figura 4. Processo di fabbricazione CoWoS

La fabbricazione CoWoS implica la costruzione dell'interconnessione del pacchetto, la selezione di die già testati, il posizionamento e il bonding dei die logici e HBM, il completamento delle connessioni meccaniche ed elettriche e il collaudo del pacchetto finito. I dettagli esatti di fabbricazione variano con l'architettura CoWoS, ma la sequenza generale di assemblaggio è simile.

Fase di fabbricazione	Cosa succede
Fabbricazione dell'interconnessione	L'interpositore in silicio, la struttura RDL o la struttura RDL e LSI vengono fabbricati con l'instradamento di segnale, potenza e massa richiesto. Le connessioni verticali e le strutture incorporate vengono inoltre formate dove richiesto dal design del pacchetto.
Collaudo dei die già noti	I die logici, gli stack HBM e i chiplet vengono testati elettricamente prima dell'assemblaggio. È importante screeningare i die difettosi prima del bonding perché un componente difettoso può ridurre la resa del pacchetto multi-die completato.
Posizionamento dei die	I die logici, gli stack HBM e altri chiplet vengono posizionati con alta precisione di allineamento sulle aree di connessione previste. Il posizionamento diventa più impegnativo man mano che il passo dei bump diminuisce e aumenta il numero di die.
Bonding dei die	I die vengono uniti alla struttura di interconnessione preparata tramite micro-bump o altre connessioni a passo fine. La qualità del bonding, l'allineamento, la resistenza da contatto e l'integrità del giunto devono essere controllati attentamente.
Riempimento e stampaggio	Il riempimento viene applicato attorno ai giunti a passo fine per supportare le connessioni e ridurre lo stress meccanico. I materiali di stampaggio possono essere utilizzati a seconda della struttura del pacchetto per proteggere e integrare l'assemblaggio.
Attacco del substrato	L'assemblaggio die e interconnessione completato viene collegato al substrato del pacchetto, tipicamente attraverso grandi connessioni a bump come i bump C4. Il substrato trasporta potenza, massa e I/O esterno verso la scheda di sistema PCB.
Finitura meccanica e termica	I rinforzi, i coperchi, i diffusori di calore, i materiali di interfaccia termica e altri componenti strutturali vengono aggiunti secondo necessità. La deformazione, lo stress meccanico e il contatto termico devono essere controllati attraverso il grande pacchetto.
Test elettrici finali	Il pacchetto completato viene testato per il funzionamento logico, la comunicazione HBM, la continuità di interconnessione, la fornitura di energia, l'I/O esterno e altre funzioni elettriche.
Test di affidabilità	I pacchetti possono subire cicli termici, test di temperatura, valutazione dello stress meccanico e altre procedure di qualifica per controllare le giunture saldate, le interconnessioni, la deformazione e l'affidabilità a lungo termine.

La sequenza principale di produzione è:

Fabbricazione delle interconnessioni → test di die di buona qualità → posizionamento dei die → incollaggio dei die → sottofondo o stampaggio → attacco del substrato → finitura meccanica e termica → test finale.

Vantaggi e sfide tecniche di CoWoS

CoWoS fornisce alta densità di interconnessione tra die logici, HBM e chiplet. Le sue connessioni corte e a passo fine supportano percorsi dati ampi e alta larghezza di banda della memoria. Permette anche di combinare die di calcolo, memoria e I/O realizzati con diverse tecnologie di processo in un unico pacchetto.

Il principale compromesso è una maggiore complessità di assemblaggio. Man mano che la dimensione del pacchetto, il numero di die e il numero di HBM aumenta, aumentano anche il costo di produzione, il rischio di rendimento e la difficoltà di produzione.

Le prestazioni termiche vengono valutate attraverso la temperatura di giunzione, i punti caldi, la resistenza termica e la distribuzione della temperatura tra i die logici e HBM. Il riscaldamento non uniforme può anche aumentare la deformazione del pacchetto poiché il silicio, il rame, i composti di stampaggio e i materiali del substrato si espandono a tassi diversi.

L'integrità dell'alimentazione viene valutata attraverso l'impedenza PDN, la caduta IR, la caduta di tensione, l'overshoot e il rumore di alimentazione. La resistenza e l'induttanza nei bump, nelle vias, nei RDL, nel cablaggio dell'interpositore e nelle connessioni del substrato possono influenzare la stabilità della coppia. Il decoupling locale e i condensatori a trincee profonde incorporati, o DTC, possono fornire carica vicina al die logico e ridurre l'impedenza di erogazione dell'energia durante rapidi cambiamenti di corrente.

L'integrità del segnale dipende dalla resistenza, dalla capacità e dall'induttanza degli TSV, delle tracce RDL, dei micro-bump e del cablaggio del pacchetto. Viene valutata attraverso la perdita di inserzione, la perdita di ritorno, il crosstalk, l'apertura dell'occhio, il jitter e il margine temporale.

L'affidabilità viene valutata attraverso cicli termici, misurazione della deformazione, tensione nei bump, continuità delle interconnessioni e ispezione dei guasti. Il riscaldamento e il raffreddamento ripetuti possono stressare i micro-bump e le giunzioni C4, portando a fatica del saldante, crepe o delaminazione.

Applicazioni e esempi di chip CoWoS

CoWoS è principalmente utilizzato in acceleratori AI, processori HPC, ASIC di rete e dispositivi basati su chiplet che richiedono HBM o integrazione multi-die densa.

Esempi di chip e ASIC che utilizzano CoWoS

• NVIDIA Hopper: le GPU di data center Hopper di NVIDIA, inclusi gli acceleratori di classe H100, combinano una grande GPU con HBM per carichi di lavoro AI e HPC. A gennaio 2025, il CEO di NVIDIA Jensen Huang ha confermato che la produzione di Hopper utilizza CoWoS-S.

NVIDIA Blackwell: Blackwell aumenta la complessità del pacchetto utilizzando più grandi die di calcolo insieme a HBM. Huang ha dichiarato che NVIDIA utilizzerà in larga misura CoWoS-L quando la produzione passerà da Hopper a Blackwell. L'architettura utilizza il cablaggio RDL a grande area insieme a interconnessioni locali di silicio dense.

• AMD Instinct MI300: la famiglia MI300 di AMD combina più chiplet di calcolo e I/O con otto stack di HBM. Il pacchetto utilizza TSMC SoIC per impilamento verticale dei chip insieme a CoWoS per una maggiore integrazione a livello di pacchetto. Questo dimostra come l'impilamento 3D e l'imballaggio 2.5D possano essere combinati nello stesso processore.

• Broadcom 5 nm Data-Center ASIC: Broadcom ha annunciato un ASIC da 625 mm² a 5 nm utilizzando la tecnologia di interposizione CoWoS di TSMC con HBM2E, 112 Gbps SerDes e interfacce die-to-die ad alta larghezza di banda. La piattaforma è stata sviluppata per data center, AI, HPC e infrastrutture 5G.

Questi esempi dimostrano che CoWoS viene utilizzato oltre le GPU AI. Supporta anche acceleratori HPC, ASIC AI personalizzati, dispositivi di rete e processori basati su chiplet che richiedono HBM e integrazione densa a livello di pacchetto.

CoWoS vs Altre tecnologie di imballaggio avanzate

CoWoS è una delle diverse tecnologie di imballaggio avanzate utilizzate per collegare die logici, HBM e chiplet. CoWoS supporta interpositori di silicio, RDL e strutture ibride RDL/silicio locale. Altre tecnologie di imballaggio utilizzano approcci diversi per fornire connessioni die-to-die ad alta densità.

CoWoS vs Intel EMIB

Intel EMIB utilizza piccoli ponti in silicio incorporati nel substrato del pacchetto anziché fare affidamento su un grande interposer sotto l'intero assemblaggio multi-die. Questi ponti forniscono connessioni a passo fine solo ai margini dei die che richiedono comunicazioni ad alta larghezza di banda.

EMIB può connettere interfacce logiche a logiche e logiche a HBM, riducendo la quantità di silicio utilizzata per il routing a livello di pacchetto. Intel offre anche EMIB-T, che aggiunge TSV a bridges incorporati per ulteriori connessioni verticali di segnale e potenza.

La principale differenza è la copertura del routing. CoWoS può fornire routing ad alta densità su un'area di pacchetto più grande, mentre EMIB concentra gli interconnettori a livello di silicio su interfacce die selezionate.

CoWoS vs TSMC InFO

TSMC InFO utilizza strati di ridistribuzione ad alta densità in una struttura di pacchetto a fan-out. InFO-oS posiziona più die logici o chiplet su una struttura RDL e poi collega l'assemblaggio a un substrato di pacchetto, consentendo l'integrazione multi-die senza un tradizionale grande interposer in silicio.

Rispetto a CoWoS, InFO è utilizzato in una gamma più ampia di tipi di pacchetto dove la forma, la densità di integrazione e il costo-prestazioni sono importanti. CoWoS è più fortemente associato a pacchetti di AI e HPC di grandi dimensioni che integrano logica ad alte prestazioni con più stack HBM.

CoWoS vs Samsung Cube

Anche la famiglia Cube di Samsung utilizza diverse combinazioni di interposer in silicio, RDL e strutture in silicio incorporate.

•2.5D Cube-S posiziona die logici e HBM su un interposer in silicio. Samsung afferma che la sua piattaforma Cube-S qualificata supporta un interposer in silicio 3.3× con logica avanzata e fino a otto moduli HBM.

•2.3D Cube-E utilizza un interposer RDL senza TSV insieme a ponti in silicio incorporati. L'RDL gestisce un routing del pacchetto più ampio, mentre i ponti in silicio forniscono connessioni più fini a interfacce selezionate.

•2.3D Cube-R utilizza un interposer basato su RDL senza un interposer in silicio completo, consentendo una grande integrazione multi-die attraverso il routing del layer di ridistribuzione.

La principale similarità tra Cube e CoWoS è che entrambe le famiglie forniscono diversi modi per bilanciare la densità di routing a livello di silicio con l'integrazione RDL di area più ampia, sebbene le loro strutture di pacchetto e processi produttivi differiscano.

CoWoS vs TSMC SoIC

SoIC è principalmente una tecnologia di impilamento di chip 3D, mentre CoWoS fornisce principalmente integrazione a livello di pacchetto 2.5D. SoIC collega i die verticalmente attraverso legami die-to-die molto fini, con passi di legame inferiori a 10 µm in alcune implementazioni.

Le due tecnologie sono quindi complementari piuttosto che alternative dirette in molti design. I die logici possono essere prima impilati verticalmente utilizzando SoIC e poi integrati in un pacchetto CoWoS più grande insieme a HBM o chiplet aggiuntivi. TSMC include questa combinazione nella sua più ampia piattaforma di integrazione 3DFabric.

Complessivamente, la principale differenza tra queste tecnologie è dove viene posizionato l'interconnettore ad alta densità: attraverso un grande interposer, in ponti di silicio localizzati, all'interno di un RDL a fan-out, o verticalmente tra die impilati.

CoWoS Roadmap: Pacchetti più Grandi, HBM4 e Sfide di Scalabilità

La roadmap di CoWoS include aree di interposer più grandi, più die di calcolo, stack HBM aggiuntivi e nuove tecnologie di distribuzione di energia. Tuttavia, gli annunci della roadmap devono essere separati dalle tecnologie che sono qualificate o già in produzione di volume. Le dimensioni del pacchetto, il numero di HBM e i tempi di produzione dovrebbero essere verificati rispetto ai materiali più recenti di TSMC prima della pubblicazione.

Voce della roadmap	Stato Pubblico aggiornato ad agosto 2026
3.5-reticle CoWoS-L	In produzione di volume dal 2024
5.5-reticle CoWoS	TSMC ha dichiarato ad aprile 2026 che stava producendo questa dimensione. Materiali del rapporto annuale precedente descrivevano la qualifica e l'aumento della produzione di CoWoS-L a 5.5-reticle durante il 2026
9.5-reticle CoWoS	Piano annunciato per la produzione di volume nel 2027, con 12 o più stack HBM
14-reticle CoWoS	Target per la roadmap annunciato per il 2028, descritto come integrazione di circa 10 grandi die di calcolo e 20 stack HBM
Oltre 14 reticoli	Target di espansione a lungo termine per il 2029

Aree di Pacchetto CoWoS più Grandi

TSMC afferma che CoWoS-L a 3.5-reticle è in produzione di volume dal 2024. Ad aprile 2026, l'azienda ha dichiarato di produrre CoWoS di dimensione 5.5-reticle e pianificare versioni più grandi. Il precedente Rapporto Annuale 2025 di TSMC descriveva CoWoS-L a 5.5-reticle come completato durante il 2026, mentre un'altra sezione affermava che la certificazione era stata completata e che la produzione di volume sarebbe iniziata durante il 2026. Queste dichiarazioni possono riferirsi a diverse piattaforme, qualifiche o stadi di prodotto cliente, quindi la loro formulazione originale dovrebbe essere preservata piuttosto che interpretata come prontezza universale.

TSMC ha annunciato nel 2025 che intendeva portare il CoWoS a 9.5 reticoli in produzione di massa nel 2027, con una capacità per 12 o più accumuli HBM. I materiali del suo simposio di aprile 2026 hanno aggiunto un obiettivo di roadmap a 14 reticoli, descritto come l'integrazione di circa 10 grandi die di calcolo e 20 accumuli HBM, con produzione programmata per il 2028 e discussioni su un'espansione oltre i 14 reticoli per il 2029. Le configurazioni a 9.5 reticoli e a 14 reticoli rimangono piani annunciati o obiettivi di roadmap, non produzione corrente confermata.

HBM4 e die logici di base

L'HBM4 cambia più del solo accumulo di memoria. Il suo die logico di base può gestire funzioni di interfaccia, controllo e segnale, rendendo la tecnologia della memoria, il processo del die di base, il routing dell'interposer e il die di calcolo più strettamente connessi.

TSMC ha identificato pubblicamente soluzioni di die di base logico N12 e N3 per l'HBM4. In una successiva discussione tecnica, ha descritto N12 per i progetti HBM4 e N3P per i progetti HBM4E personalizzati. Queste dichiarazioni mostrano il supporto tecnologico previsto da TSMC, ma non confermano che ogni combinazione HBM4 e CoWoS abbia completato la qualificazione del cliente o sia entrata in produzione.

Limiti di distribuzione dell'energia e raffreddamento

L'incremento dell'area del pacchetto consente di integrare più logica e memoria, ma aumenta anche la domanda di corrente, il carico transitorio, la densità di calore e la difficoltà di distribuzione dell'energia. TSMC ha identificato la distribuzione dell'energia e la dissipaione termica come principali limiti alla continua scalabilità dell'IA.

L'azienda ha presentato condensatori embedded a trincea profonda, condensatori MIM ad alta densità e regolatori di tensione integrati come metodi per migliorare la distribuzione locale della carica e ridurre l'impedenza di distribuzione dell'energia. TSMC ha anche pubblicato ricerche sul CoWoS utilizzando materiali di interfaccia termica migliorati e dimostrazioni di raffreddamento a liquido per pacchetti con potenza termica di progetto fino a 2 kW. Queste sono tecnologie e dimostrazioni pubblicate, non specifiche garantite per ogni pacchetto commerciale CoWoS.

Giudizio, substrato e vincoli di fornitura HBM

Un pacchetto CoWoS più grande richiede che i die logici, gli accumuli HBM, la struttura dell'interposer o dell'RDL, le interconnessioni locali in silicio, il substrato del pacchetto, i bump, il sottofondo e i processi di assemblaggio soddisfino insieme i requisiti di rendimento e affidabilità. L'aumento dell'area del pacchetto aumenta anche il numero di interfacce e i passaggi di fabbricazione che devono essere controllati.

Nella sua chiamata sugli utili di luglio 2026, TSMC ha affermato che la capacità di backend rimane in modalità carenza. Ha anche discusso della collaborazione con i fornitori di substrati mentre sviluppa approcci di imballaggio alternativi. Questo dimostra che la scalabilità della produzione dipende dall'intera catena di approvvigionamento piuttosto che solo dalla capacità di assemblaggio CoWoS.

La fornitura di HBM e la qualificazione del prodotto possono creare ulteriori vincoli perché ogni design di acceleratore richiede accumuli di memoria, die logici di base, routing, distribuzione dell'energia e limiti termici compatibili. Un obiettivo pubblico di conteggio HBM quindi descrive l'integrazione potenziale del pacchetto, non la disponibilità garantita del prodotto.

I progressi della roadmap del CoWoS dipendono in ultima analisi dal successo della tecnologia e della qualificazione del cliente, dal rendimento di fabbricazione, dalla disponibilità del substrato, dalla fornitura di HBM, dalla distribuzione dell'energia, dal raffreddamento, dal controllo della deformazione e dall'affidabilità a lungo termine, non solo dalle dimensioni del pacchetto.